Arbeitsbereich Technische Aspekte Multimodaler Systeme

Unterlagen

Vorlesungsunterlagen, Literaturverweise und diverse Links - thematisch sortiert.
Die Liste wird im Laufe der Veranstaltung aktualisiert...

Aufgabenblätter | VHDL | EDA-Programme

Aufgabenblätter

Blatt 1 "Schaltnetze und Schaltwerke - Simulation" (112Ki pdf)
Blatt 2 "Schaltnetze und Schaltwerke - Synthese" (98Ki pdf)
Blatt 3 "Entwurf einer Weckuhr" (112Ki pdf)
Blatt 4 "Eine DCF77 gesteuerte Weckuhr" (215Ki pdf)

VHDL

"VHDL Kompakt" - die Syntax und viele VHDL Beispiele, 124 Seiten (569Ki pdf).
"VHDL-Einführung / HDL Übersicht" Foliensatz, 70 Seiten (475Ki pdf).
VHDL-Beispiele aus dem Foliensatz und "Templates" zu den Aufgabenblättern

Links: Hamburg VHDL Archive; VHDL Online (TU Chemnitz) Syntax, Synthesis und Simulation; VHDL-Online (KIT) Manual und Referenz; Accellera Systems Initiative; IEEE Hosted EDA web

Um alle temporären Dateien separat zu halten, empfiehlt es sich die VHDL Arbeitsbibliothek work auf ein entsprechendes Unterverzeichnis abzubilden. Dieses kann dann später komplett gelöscht werden. Dazu sind

ein Unterverzeichnis work im aktuellen Verzeichnis anzulegen
die Dateien cds.lib und hdl.var in das aktuelle Verzeichnis zu kopieren

Hier die Schritte zur Simulation der Ampelschaltung aus den Templates:

xmvhdl -linedebug tlcWalk.vhd tlcTest.vhd
xmelab tlcTest
xmsim -gui tlcTest

ghdl und gtkwave (Stand 2021)

Während der letzten zwei Jahre Online-Kursus wurde auch immer nachgefragt, ob es Open-Source Werkzeuge für die Arbeit zu Hause gibt. Zur Nutzung der OpenSource Werkzeuge ghdl und gtkwave folgen hier die Schritte, um zu simulieren und sich die Ergebnisse anzusehen.
Auch hier wird davon ausgegangen, dass ein Unterverzeichnis work erstellt wurde (s.o.).

ghdl und gtkwave sind bereits auf den TAMS-Rechnern vorinstalliert.

ghdl -a --workdir=work tlcWalk.vhd
ghdl -a --workdir=work tlcTest.vhd
ghdl -e --workdir=work tlcTest
ghdl -r --workdir=work tlcTest --vcd=tlctest.vcd
gtkwave tlctest.vcd

ghdl - Linux vs. Windows

Während ghdl wie oben beschrieben in der Linux Version alle internen Objekte in die Datei für gtkwave schreibt, gibt die Windows Version nur Bit-/Bitvector- und Integer Typen in Standard VCD-Dateien aus. Hier hilft ein internes Datenformat, mit dem dann auch eigene Aufzählungstypen (z.B. Zustandsvariablen von Automaten) ausgegeben werden:

...
mingw32\bin\ghdl.exe -r --workdir=work tlcTest --wave=tlcTest.ghw
...

Windows Binaries (2.0-dev): zwar ist es mir jetzt nicht gelungen, die 64-bit Binaries von ghdl zum Laufen zu bringen (zusätzliche Compilerinstallation gcc scheint erforderlich), aber die 32-bit Version läuft ohne weiteren Aufwand.

Simulation von Netzlisten (Aufgabe 2)

Hier sind noch einmal die Besonderheiten aufgezählt, die beachtet werden müssen, wenn Netzlisten simuliert werden sollen. Entsprechend den beiden Walkthroughs "VHDL-Synthese" und "Simulation von Gatternetzlisten" beziehen sich die Angaben auf folgendes Szenario:

Zielbibliothek	AMS Standardzellprozess	`c35b4`
Synthesewerkzeug	Synopsys Design-Vision	`ams_synopsys`
Simulator	Cadence Xcelium	`xmvlog / xmvhdl / xmelab / xmsim`

Hier die Schritte, zur Simulation der synthetisierten Ampelschaltung tlcWalk.v, Timing tlcWalk.sdf

Suchpfade der Gatterbibliotheken ergänzen

cat $tamsSW/ams/vhdlLib/xcelium/c35b4.add >> cds.lib

Bibliotheken in der Simulationsumgebung tlcTest.vhd hinzufügen
```
library c35_corelib;
...
```
Timescale-Direktive in die Verilog-Datei tlcWalk.v einbauen
```
`timescale 1ns/1ps
...
```

Anpassen der Steuerdatei für die Timing-Annotation: netlist.sdf.cmd

COMPILED_SDF_FILE = "tlcWalk.sdf.X",
SCOPE = :tlcI,
LOG_FILE = "tlcWalk.sdf.log";

Code übersetzen, Elaboration und Start der Simulation

xmsdfc tlcWalk.sdf
xmvlog -linedebug tlcWalk.v
xmvhdl -linedebug tlcTest.vhd
xmelab -access rwc -sdf_cmd_file netlist.sdf.cmd tlcTest
xmsim -gui tlcTest

Simulationsumgebung

Für die Simulation der fertigen Uhr, noch ohne DCF77, gibt es mit tstClock3.vhd eine Simulationsumgebung, die Alarm- und Uhrzeit stellt, den Alarm aktiviert und simuliert, bis der Alarm angeht.
dcf77.vhd ist ein Simulationsmodell des DCF-Senders, um die gesamte Schaltung, bzw. den DCF77 Empfänger dcffsm zu testen.

`ams ldv`	für die Simulation:	xmvhdl, xmvlog, xmelab, xmsim
`ams ldv syn`	für die RT-Synthese + Simulation:	ams_synopsys
`alt`	für den FPGA Entwurf:	quartus