Unterlagen
Vorlesungsunterlagen, Literaturverweise und diverse Links - thematisch sortiert.Die Liste wird im Laufe der Veranstaltung aktualisiert...
Aufgabenblätter | VLSI | VHDL | EDA-Programme | Hardwarekomponenten
Aufgabenblätter
- Blatt 1 "Schaltnetze und Schaltwerke - Simulation" (112Ki pdf)
- Blatt 2 "Schaltnetze und Schaltwerke - Synthese" (98Ki pdf)
- Blatt 3 "Entwurf einer Weckuhr" (112Ki pdf)
- Blatt 4 "Eine DCF77 gesteuerte Weckuhr" (215Ki pdf)
VLSI-Entwurf
- "VLSI- und Systementwurf / Methoden und Werkzeuge" Foliensatz, 59 Seiten (1,1Mi pdf).
VHDL
- "VHDL Kompakt" - die Syntax und viele VHDL Beispiele, 124 Seiten (569Ki pdf).
- "VHDL-Einführung / HDL Übersicht" Foliensatz, 70 Seiten (475Ki pdf).
- VHDL-Beispiele aus dem Foliensatz und "Templates" zu den Aufgabenblättern
- Links
- Hamburg VHDL Archive
- VHDL Online Syntax, Synthesis und Simulation
- VHDL Online Help VHDL Language Reference Guide
- VHDL-Online Manual und Referenz
- Accellera Systems Initiative
- IEEE Hosted EDA web
EDA-Programme
- "VHDL- und mixed-mode Netzlistensimulation" (165Ki pdf)
- "VHDL-Synthese" (1012Ki pdf)
- Hersteller und OpenSource
- Intel FPGA (Altera)
- Mentor Graphics: ModelSim
- Cadence
- Synopsys
- GHDL und GTKWave
- Setup
- Um die Initialisierung der Werkzeuge zu vereinfachen, gibt es Shellscripte
für bash/sh oder tcsh/csh,
die die benötigten Suchpfade und Umgebungsvariablen setzen:
source $tamsSW/profile.d/edaSetup.sh [tool-list]
source $tamsSW/profile.d/edaSetup.csh [tool-list]
- Eingaben für tool-list sind beispielsweise:
ams ldv für die Simulation: nclaunch ams ldv syn für die RT-Synthese + Simulation: ams_synopsys alt für den FPGA Entwurf: quartus - Tipp
- Um alle temporären Dateien separat zu halten, empfiehlt es sich
die VHDL Arbeitsbibliothek work auf ein entsprechendes
Unterverzeichnis abzubilden. Dieses kann dann später komplett
gelöscht werden. Dazu sind
- ein Unterverzeichnis work im aktuellen Verzeichnis anzulegen
- die Dateien cds.lib und hdl.var in das aktuelle Verzeichnis zu kopieren
- ghdl und gtkwave
- Zur Nutzung der OpenSource Werkzeuge ghdl und gtkwave
folgen hier die Schritte, um beispielsweise die Ampelschaltung aus den
Templates zu simulieren und sich
die Ergebnisse anzusehen.
ghdl -a --workdir=work tlcWalk.vhd ghdl -a --workdir=work tlcTest.vhd ghdl -e --workdir=work tlcTest ./tlctest --vcd=tlctest.vcd gtkwave tlctest.vcd
- Auch hier wird davon ausgegangen, dass ein Unterverzeichnis work erstellt wurde (s.o.).
Hardwarekomponenten
- Die Implementation des DCF-Weckers erfolgt auf einer Altera Prototypenplatine: DE0-Nano. Entsprechend den Praktikumsaufgaben 3 und 4 wurde eine kleine (externe) Platine erstellt, die an die FPGA-Platine angeschlossen werden kann.
- dcfClock.tgz ist ein
Archiv, das für einen Entwurf gemäß Aufgabenblatt 4 zwei Arten
"Wrapper" bereitstellt.
- In dem Verzeichnis simRT ist mit tstClock.vhd eine Simulationsumgebung vorgegeben, die eine relativ umfangreiche Simulation steuert: Alarmzeit und Uhrzeit einstellen, Alarm aktivieren, Synchronisation mit DCF-Signal von dcf77.vhd, Auslösen und Abschalten des Alarms.
- Die Dateien auf Hauptebene de0Board.xxx implementieren den DCF-Wecker mit Hilfe der Prototypenplatine. Das vordefinierte Quartus-Projekt de0Board bildet die Signale des eigenen Entwurfs auf die Anschlüsse der Hardware ab.
