Skelet

Skelettierung von Binärbildern

Layout Chipfoto (208k jpg)
Layout späteres SOLO1400 Design (22k gif)
COMPEURO'91
EUROASIC'90
CICC'90

Spezifikation

Der Chip implementiert einen speziellen Skelettierungsalgorithmus (Bildvorverarbeitung) in Hardware.

Die inhärente Parallelität der Operation wurde in der Hardware ausgenutzt um den Datendurchsatz zu steigern: jeweils 8 benachbarte Pixel werden parallel verarbeitet. Die Operation, die normalerweise iterativ auf einem Bild ausgeführt wird, kann durch Kaskadierung mehrerer ICs als Pipeline implementiert werden.

Lokaler Bildspeicher (on-Chip RAMs) ermöglicht das Zwischenspeichern von Bildzeilen wodurch der Entwurf erst pipelinefähig wird.

Insgesamt konnte der Datendurchsatz, verglichen mit einer Softwarerealiseirung, um mehr als den Faktor 1000 erhöht werden; damit wurde die Echtzeitfähigkeit erreicht.

Entwurfsvorgehen

Untersuchung des Algorithmus
Entwicklung eines Simulators (Algorithmen- und Strukturebene)
Implementation der Hardwarestruktur als diskreter Aufbau
Schematic-Entry und Layout mit VENUS/Sigraph-EL
Logik- und Fehlersimulation

technische Information

Siemens	Chipfläche	Pads	Tran.
2.0µm CMOS, 2 Met.	38.6mm2	45	32000