Hamburg VHDL Archive
VHDL International [VI]

Altera
Cadence
Synopsys

Um die Initialisierung der Werkzeuge zu vereinfachen, gibt es ein zentrales Script (csh), das die benötigten Suchpfade und Umgebungsvariablen setzt. Es kann entweder interaktiv benutzt werden oder die Eingaben als Argumente beinhalten:
source ~maeder/design.Setup [tool-list]

 ldv für die Simulation (nclaunch)
 alt für den FPGA Entwurf (quartus)
Der jeweilige Befehl zum Aufruf der Online-Dokumentation wird bei der Initialisierung der Umgebung ausgegeben. Weitere Informationen jederzeit von Andreas Mäder

Dokumentation zu dem NIOS Board und dem SOPC Builder findet sich in
/local/tams1.1/altera/nios2.2/documents/

Das vorgestellte Beispiel mit dem Beschleunigungssensor steht unter
/local/tams1.1/altera/nios2.2/example/gSense/

In dem Projekt werden ein Link- und ein Physical-Layer Controller von TI eingesetzt:
TSB12LV01B Datenblatt, Link-Layer Controller
TSB41AB3 Datenblatt, 3-port Physical-Layer Controller (TSB41AB2, 2-port)
TSB12LV01B+TSB41AB3 Reference Schematic
Board Design and Layout Guidelines
Recommendations for Phy Layout
Selection and Specification of Crystals for Phy

Bei der praktischen Arbeit können Sie eine von den folgenden wählen: die Spezifikation und den Systementwurf, die Partitionierung des Systemverhaltens in Hardware und Softwareanteile, die Spezifikation geeigneter Schnittstellen, die Programmierung der Algorithmen und den Hardwareentwurf mit VHDL.