README			 ajm					15.05.2025
	Beispiele und Dateien für Aufgabe 4
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1. RT-level Simulation der Schaltung
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  src/dcf77.vhd		- Simulationsmodell des DCF77 Senders
  src/tstClock.vhd	- top-level Testbench
  sim/hdl/		- xmsim simulation (hdl) - pre-synthesis / HDL code
  sim/ghdl/		- ghdl  simulation (hdl + net)
  sim/nvc/		- nvc   simulation (hdl + net)

2. Synthese für unser DE0-Nano Board
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  -Achtung:	Die top-level Komponente, bzw. das Design MUSS "de0Board" sein,
		da alle notwendigen Voreinstellungen (FPGA-Typ, Pinout) schon
		in den Projektdateieni vordefiniert sind
  de0Board.vhd		- top-level Design, referenziert euren Entwurf "clock"
  de0Board.qpf		- Quartus Projektdateien
  de0Board.qsf		-   -"-
  de0Board.sdc		-   -"-
  Makefile		- für Kommandozeile...
  pll/			- KHz clock

3. Gate-level Simulation der Schaltung
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  -Achtung:	Die Simulation der synthetisierten Netzliste
		(sim/qNetlist/de0Board.vho) ist zwar theoretisch möglich,
		aber wenig sinnvoll!
		-Bezeichner von Signalen/Ports für die Anzeige in
		 Impulsdiagrammen sind "synthetische" Namen
		-eine Netzlistensimulation dauert "ewig" !!!
  src/dcf77.vhd		- Simulationsmodell des DCF77 Senders
  src/tstDE0.vhd	- top-level Testbench
  sim/qNetlist/		- Quartus generated VHDL (Verilog) netlist for sim.
  sim/net/		- xmsim simulation (net) - Quartus netlist in "qNetlist"
  sim/ghdl/		- ghdl  simulation (hdl + net)
  sim/nvc/		- nvc   simulation (hdl + net)

